https://hdl.handle.net/2238/10537 2026-05-13T03:55:24Z 2026-05-13T03:55:24Z Porras-Murillo, Fernando Ángel https://hdl.handle.net/2238/15129 2025-09-11T23:35:16Z 2024-03-13T00:00:00Z

Diseño de la sección analógica para un transpondedor RFID para su uso en conjunto con sensores implantables subcutáneos en animales Porras-Murillo, Fernando Ángel Este trabajo de tesis muestra el proceso de diseño de los siguientes componentes de la interfaz analógica de un transpondedor RFID, el rectificador, el modulador y el demodulador. Primero detalla los parámetros de diseño y las limitaciones, en este caso la distancia de operación nominal es de aproximadamente 3 metros para la frecuencia portadora de 915 MHz, el estándar usado como base es el EPC generación 2 que puede tener tasas de datos de hasta 320 KHz. Luego muestra el diseño del rectificador (tipo DDR), donde se usan simulaciones paramétricas para diseñar los anchos y el número de etapas más apropiado según la eficiencia y la conversión de tensión, en este caso el número de etapas seleccionado es de 3, los transistores NMOS tienen un ancho de 20 um y los PMOS un ancho de 12 um. El diseño del demodulador se enfoca en el diseño de un comparador con histéresis, en este la referencia depende de la entrada, para lograrlo la señal envolvente detectada con una etapa de rectificación DDR es recibida por un circuito que calcula una aproximación del valor promedio, luego el comparador detecta la presencia o ausencia de bits por lo que el esquema de demodulación es ASK, esta señal se envía al bloque digital. El diseño del modulador consiste en un transitor NMOS conectado entre las terminales de la antena, al modular la impedancia del transistor la señal que proviene desde el lector es reflejada en distinta proporción, el ancho del transistor es de 3,82 um. La señal de control de modulación proviene desde el bloque digital que se encarga de manejar el protocolo y procesamiento. Finalmente se muestra el diseño del layout donde se puede apreciar su correcto funcionamiento, los elementos parasíticos afecta la impedancia de entrada del rectificador pero la funcionalidad no es alterada, el diseño trata de ahorrar área y proveer facilidad de integración para trabajos futuros.; This theses details the design process of the following components of the analog-front-end of an RFID tag, the rectifier, the modulator and the demodulator. It first shows the selection of parameters and the limitations, in this case the nominal distance of operation from the reader is 3 m and the carrier frequency is 915 MHz, it’s based on the EPC generation 2 standard which supports rates of up to 320 kHz. It then describes the design of the DDR rectifier where parametric simulations are used to select the appropriate number of stages and also the width of the transistors based on the efficency and the voltage conversion efficiency. The result is 3 stages, the widht of the NMOS is 20 um and the width of the PMOS is 12 um. Afther the rectifier, the design of the demodulator is presented, the main focus is the design of the hysteresis comparator. The reference input is obtained from the approximate average of the detecte envelope of the input signal, this envelope is obtained with a DDR rectifier stage, the output is high if a bit is present or low if there’s no bit present, this is an ASK demodulator. The modulator design consists of a transistor connected in parallel with the antenna terminals, modulating the impedance of this transistor results in a change of the porportion of reflection energy coming from the reader signal allowing the modulator to trasmit binary data. The width of the transitor is 3,82 um. The control signal for the modulator is taken from the digital section of the design. Lastly the layout design is described, he post layout simulation shows that the behavior is correct, the additional parasitic elements modify the input impedance to the rectifier but they don’t alter the functionality, the layout design is designed in such a way that it reduces the area and provides ease of integration for future work. Proyecto Final de Graduación (Maestría en Ingeniería en Electrónica). Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2024.

2024-03-13T00:00:00Z León-Vega, Luis Gerardo https://hdl.handle.net/2238/14360 2025-09-05T23:40:55Z 2022-12-08T00:00:00Z

Design of a library of generic accelerators of DNN-based inference algorithms for low-end FPGAs León-Vega, Luis Gerardo El bajo consumo de potencia, recursos computacionales escasos y los pocos grados de libertad para la optimización limitan la implementación de soluciones para la inferencia de aprendizaje profundo en el edge. La computación aproximada y la síntesis de modelos de alto nivel en C++ resultan prometedoras para el diseño de aceleradores genéricos especializables. Este trabajo propone un marco de trabajo de código abierto con librerías incluidas para la generación y evaluación automática de elementos de procesamiento (PE, Processing Element) vectorizados y aceleradores personalizables para la multiplicación-adición de matrices y para la convolución con tamaño de operandos, longitud y tipo de dato, y operandos aritméticos adaptables, usando síntesis de alto nivel desde descripciones en C++ genérico. A través de una exploración del espacio de diseño (DSE, Design Space Exploration) que varía la longitud del dato de 4 a 16 bits, los tamaños de operando de 2 a 8 elementos y los fi ltros desde 3x3 hasta 7x7, se evalúa el escalamiento del consumo de recursos, ciclos de reloj, e ciencia de diseño y la distribución del error, presentando una vista comprensible de cómo los parámetros afectan las implementaciones genéricas. La multiplicación-adición de matrices presenta un compromiso entre granularidad vs e ciencia, donde PEs grandes con longitudes de datos cortas son favorecidas por la e ciencia de diseño. La configuración más idónea es un acelerador con un único PE de 2x2, requiriendo anchos de dato de 16 bits con 4 bits de parte entera para mantener el error de 20%, logrando 9 GOP/s con 3.2% de efi ciencia en una ZYNQ XC7Z020. En la convolución, se presenta la implementación de dos algoritmos: la convolución espacial y Winograd. La convolución espacial es mejor en términos de desempeño, mientras que Winograd en términos de consumo de recursos y tolerancia a los errores, requiriendo no menos de 4 bits para obtener 28 dB de PSNR con 10% de error medio. Finalmente, esta contribución puede ser adoptada en otros proyectos diferentes de redes neuronales dada la versatilidad de la programación genérica realizada en C++ y parametrización del diseño.; Low-power consumption, scarce computational resources, and reduced degrees of freedom for optimisation limit the implementation of deep learning inference solutions at the edge. Approximate computing and the synthesis from high-level C++ models report promising techniques for designing specialisable generic accelerators. This research proposes an open-source framework with built-in libraries for the automatic generation and evaluation of vector processing elements (PEs) and customisable accelerators for matrix multiplication-addition and convolution, with adaptable operand size, data bit-width, datatype, and arithmetic operands, using generic C++ high-level synthesis. Through the design space exploration (DSE) that varies the data bit-width from 4 to 16 bits, the operand sizes from 2 to 8, and the kernels from 3 x 3 to 7 x 7, this work evaluates the resource consumption scaling, clocks-to-solution, design efficiency, and error distribution, presenting a comprehensive view of how the parameters affect the properties of the generic implementations. The matrix multiplication-addition presents a trade-off between granularity vs efficiency, where the design efficiency favours large PEs with short data widths. The most suitable configuration was a single-PE accelerator with 2 x 2 operands, requiring 16-bit data width with a 4-bit integer part to keep the error below 20%, achieving 9 GOP/s with 3.2% efficiency in a ZYNQ XC7Z020. Regarding the convolution PEs, this document shows the implementation of two algorithms: a window-based spatial convolution and Winograd. The spatial convolution is better in terms of performance, whereas, the Winograd in terms of resource consumption and error tolerance, requires no less than 4 bits to get 28 dB PNSR values and 10% of mean error. Finally, this contribution can be adopted in other projects different from neural networks because of the versatility of the generic programming performed in C++ and design parameterisation. Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2022.

2022-12-08T00:00:00Z Rodríguez-Hall, Bernardo Emilio https://hdl.handle.net/2238/14344 2023-05-08T16:27:25Z 2023-02-14T00:00:00Z

Evaluación del uso de cadenas de escaneo basadas en latches pulsados y relojes autogenerados en el proceso de prueba de circuitos integrados digitales Rodríguez-Hall, Bernardo Emilio El tipo de prueba durante el desplazamiento de las cadenas de escaneo es por definición es destructiva. Esta consiste en que una vez el diseño se encuentre en un cierto estado funcional de interés y se quieran observar los valores en sus registros internos, al desplazar las cadenas este estado en los registros es consecuentemente perdido y no es posible restablecer la prueba. Este trabajo de investigación propone un acercamiento alternativo en donde se utiliza una celda de escaneo de tipo clocked scan propuesta que evita esta pérdida del estado durante el desplazamiento. A diferencia de otros acercamientos, se utiliza una celda con latches pulsados en su entrada de reloj para escaneo en conjunto con una metodología de señal de reloj auto-generada. Esto permite evitar una completa síntesis del árbol de reloj y las alta demanda de corriente presente durante las condiciones anormales que supone un desplazamiento simultaneo de los registros en el acercamiento de diseño de escaneo convencional. La metodología propuesta logra ser alrededor de 47% más eficiente en términos de consumo de potencia dinámica durante el desplazamiento de datos contra su contraparte tipo shadow, al mismo tiempo manteniendo un incremento del 9% en el área del diseño contra el diseño base utilizado sin diseñó de escaneo.; The type of testing during the shifting of scan chains is by default destructive. Once the design is in a specifi c functional state of interest and it's desired to observe the state of their internal registers. When the shifting process starts the states of the registers are lost and is not possible to reestablish these states. This investigation proposes an alternative approach using a scan cell of type clocked scan, this cell avoids the loss of information during the shifting process. Copared with other approaches, we use a cell with pulsed latches for the scan clock input altogether with an auto-generated clock methodology. This enables us to prevent a complete clock tree synthesis and the high current draw of the special circumstances of the registers in a conventional full scan design. The proposed methodology achieved saving around 47% of dynamic power during the shifting process compared to the shadow scan cell implemented, at the same time keeping the same 9% area increase. Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2023.

2023-02-14T00:00:00Z Madrigal-Cerdas, Emmanuel Fernando https://hdl.handle.net/2238/14330 2025-08-19T20:03:16Z 2022-12-01T00:00:00Z

Diseño de un algoritmo para la medición del movimiento de esporas del hongo de la roya ante impactos de gotas de agua en videos de alta velocidad Madrigal-Cerdas, Emmanuel Fernando El café es uno de los principales cultivos de Costa Rica desde que se inició su producción en el siglo XIX. Una de las principales enfermedades que afectan a esta planta es la roya del café, que ha tenido un importante impacto en la producción de café. Es de interés económico y social mitigar los efectos adversos que esta enfermedad tiene sobre el café. El desarrollo de un método para medir la dispersión de las esporas de la roya bajo el impacto de las gotas de agua es el objeto del presente trabajo. Para ello, se propone un sistema que comprende la captura de datos reales con cámaras de alta velocidad, la generación de datos sintéticos a partir de estas capturas y el entrenamiento de arquitecturas para su posterior capacitación. El fenómeno que se estudia comprende el momento en que una gota de agua entra en el campo de visión de una cámara y finaliza tras impactar en la hoja y dispersar algunas esporas. En base a esto, se entrenan dos modelos, uno para determinar la velocidad de cada píxel como flujo óptico. Un segundo modelo se utiliza para determinar si el objeto es agua, hoja, óxido de café o cualquier otro objeto. El mejor modelo para el flujo óptico es la red GMA, que tiene un error por debajo del píxel de 0.2007; sin embargo, tiene problemas con las imágenes reales cuando se presenta el movimiento de las hojas, lo que no esta presente en el conjunto de datos. Mientras que el mejor modelo para la segmentación es el que utiliza una arquitectura ConvNext con un mAcc de 0.9094 y un mIoU de 0.9536, esta red tiene problemas con la detección de esporas en imágenes reales y en zonas reflectantes de las hojas.; Coffee is one of Costa Rica’s main crops since its production began in the 19th century. One of the main diseases affecting this plant is coffee rust, which has had an important impact on coffee production. It is of economic and social interest to mitigate the adverse effects that this disease has on coffee. The development of a method to measure the dispersion of rust spores under the impact of water droplets is the subject of the present work. To achieve this, a system is proposed that comprises the capture of real data with high-speed cameras, the generation of synthetic data based on these captures, and the training of architectures for subsequent training. The phenomenon under study comprises when a water droplet enters the FOV of a camera and finishes after it has impacted the leaf and dispersed some spores. Based on this, two models are trained, one to determine the speed of each pixel as optical flow. A second model is used to determine if the object is water, leaf, co↵ee rust or any other object. The best model for optical flow is the GMA network, which has a sub-pixel error of 0.2007; however, it has issues with real images when presented with movement of leafs, which isn’t in the dataset. While the best model for segmentation is using a ConvNext architecture with an mAcc of 0.9094 and a mIoU of 0.9536, this network has issues with the detection of spores on real images and in reflective areas of leafs. Proyecto de Graduación (Maestría en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería Electrónica, 2022.

2022-12-01T00:00:00Z