Diseño e implementación de hardware para optimizar la Unidad Aritmética de Coma Flotante de un procesador de aplicación específíca - López-Montero, Francis Alexander (Instituto Tecnológico de Costa Rica, 2016)
Este documento trata sobre la optimizaci on operacional de una Unidad Aritm etica de Coma Flotante (FPU) para arquitecturas de 32 y 64 bits seg un el est andar IEEE 754 y con tres operaciones b asicas: Suma, Resta y Multiplicaci on. En ella se implementan unidades de hardware encontradas en la literatura (desplazador de barril, detector de ceros precedentes, y multiplicador de Karatsuba) con el n de optimizar el tiempo de operaci on y los recursos l ogicos requeridos. La unidad es veri cada sobre una FPGA.
Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica. Escuela de Ingeniería Electrónica, 2016.
Keywords: Sistemas lógicos; Hardware; Punto de equilibrio; Arquitectura; Aritmética; Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics::Electrical engineering