Evaluación del uso de cadenas de escaneo basadas en latches pulsados y relojes autogenerados en el proceso de prueba de circuitos integrados digitales

Abstract

El tipo de prueba durante el desplazamiento de las cadenas de escaneo es por definición es destructiva. Esta consiste en que una vez el diseño se encuentre en un cierto estado funcional de interés y se quieran observar los valores en sus registros internos, al desplazar las cadenas este estado en los registros es consecuentemente perdido y no es posible restablecer la prueba. Este trabajo de investigación propone un acercamiento alternativo en donde se utiliza una celda de escaneo de tipo clocked scan propuesta que evita esta pérdida del estado durante el desplazamiento. A diferencia de otros acercamientos, se utiliza una celda con latches pulsados en su entrada de reloj para escaneo en conjunto con una metodología de señal de reloj auto-generada. Esto permite evitar una completa síntesis del árbol de reloj y las alta demanda de corriente presente durante las condiciones anormales que supone un desplazamiento simultaneo de los registros en el acercamiento de diseño de escaneo convencional. La metodología propuesta logra ser alrededor de 47% más eficiente en términos de consumo de potencia dinámica durante el desplazamiento de datos contra su contraparte tipo shadow, al mismo tiempo manteniendo un incremento del 9% en el área del diseño contra el diseño base utilizado sin diseñó de escaneo.

The type of testing during the shifting of scan chains is by default destructive. Once the design is in a specifi c functional state of interest and it's desired to observe the state of their internal registers. When the shifting process starts the states of the registers are lost and is not possible to reestablish these states. This investigation proposes an alternative approach using a scan cell of type clocked scan, this cell avoids the loss of information during the shifting process. Copared with other approaches, we use a cell with pulsed latches for the scan clock input altogether with an auto-generated clock methodology. This enables us to prevent a complete clock tree synthesis and the high current draw of the special circumstances of the registers in a conventional full scan design. The proposed methodology achieved saving around 47% of dynamic power during the shifting process compared to the shadow scan cell implemented, at the same time keeping the same 9% area increase.