Diseño de la sección analógica para un transpondedor RFID para su uso en conjunto con sensores implantables subcutáneos en animales

Abstract

Este trabajo de tesis muestra el proceso de diseño de los siguientes componentes de la interfaz analógica de un transpondedor RFID, el rectificador, el modulador y el demodulador. Primero detalla los parámetros de diseño y las limitaciones, en este caso la distancia de operación nominal es de aproximadamente 3 metros para la frecuencia portadora de 915 MHz, el estándar usado como base es el EPC generación 2 que puede tener tasas de datos de hasta 320 KHz. Luego muestra el diseño del rectificador (tipo DDR), donde se usan simulaciones paramétricas para diseñar los anchos y el número de etapas más apropiado según la eficiencia y la conversión de tensión, en este caso el número de etapas seleccionado es de 3, los transistores NMOS tienen un ancho de 20 um y los PMOS un ancho de 12 um. El diseño del demodulador se enfoca en el diseño de un comparador con histéresis, en este la referencia depende de la entrada, para lograrlo la señal envolvente detectada con una etapa de rectificación DDR es recibida por un circuito que calcula una aproximación del valor promedio, luego el comparador detecta la presencia o ausencia de bits por lo que el esquema de demodulación es ASK, esta señal se envía al bloque digital. El diseño del modulador consiste en un transitor NMOS conectado entre las terminales de la antena, al modular la impedancia del transistor la señal que proviene desde el lector es reflejada en distinta proporción, el ancho del transistor es de 3,82 um. La señal de control de modulación proviene desde el bloque digital que se encarga de manejar el protocolo y procesamiento. Finalmente se muestra el diseño del layout donde se puede apreciar su correcto funcionamiento, los elementos parasíticos afecta la impedancia de entrada del rectificador pero la funcionalidad no es alterada, el diseño trata de ahorrar área y proveer facilidad de integración para trabajos futuros.

This theses details the design process of the following components of the analog-front-end of an RFID tag, the rectifier, the modulator and the demodulator. It first shows the selection of parameters and the limitations, in this case the nominal distance of operation from the reader is 3 m and the carrier frequency is 915 MHz, it’s based on the EPC generation 2 standard which supports rates of up to 320 kHz. It then describes the design of the DDR rectifier where parametric simulations are used to select the appropriate number of stages and also the width of the transistors based on the efficency and the voltage conversion efficiency. The result is 3 stages, the widht of the NMOS is 20 um and the width of the PMOS is 12 um. Afther the rectifier, the design of the demodulator is presented, the main focus is the design of the hysteresis comparator. The reference input is obtained from the approximate average of the detecte envelope of the input signal, this envelope is obtained with a DDR rectifier stage, the output is high if a bit is present or low if there’s no bit present, this is an ASK demodulator. The modulator design consists of a transistor connected in parallel with the antenna terminals, modulating the impedance of this transistor results in a change of the porportion of reflection energy coming from the reader signal allowing the modulator to trasmit binary data. The width of the transitor is 3,82 um. The control signal for the modulator is taken from the digital section of the design. Lastly the layout design is described, he post layout simulation shows that the behavior is correct, the additional parasitic elements modify the input impedance to the rectifier but they don’t alter the functionality, the layout design is designed in such a way that it reduces the area and provides ease of integration for future work.