Verificación lógica de los modelos sintetizados para circuitos integrados

Abstract

La clasificación de fallas es el proceso de evaluación o clasificación de una serie de pruebas de acuerdo a su eficacia en la detección de defectos de fabricación. El principal objetivo de la clasificación de fallas es medir y mejorar la calidad de la prueba en la producción. La verificación lógica es parte del proceso de clasificación de fallas y consiste en ejecutar todas las pruebas de la colección o grupo de pruebas en el modelo lógico y comparar los resultados con otro simulador de resultados, como un simulador de VHDL. Cuando se encuentra una divergencia en la comparación es necesario aislar el error en el modelo. Una vez finalizada la verificación lógica del modelo se inicia la simulación de fallas. Cualquier retraso en la verificación lógica significa un retraso en la escritura de pruebas funcionales. La verificación lógica es un proceso que requiere de mucho tiempo, desde horas hasta semanas, sobre todo por la complejidad de los circuitos integrados. Por lo tanto, con este proyecto se pretende acelerar el rastreo y la localización de las fallas lógicas encontradas en los modelos sintetizados de circuitos integrados. En la solución de este proyecto fueron considerados dos algoritmos: el rastreo que realiza el seguimiento de una divergencia compuerta por compuerta hasta el origen y la búsqueda modular que aísla una divergencia en el módulo de menor jerarquía definido en el modelo sintetizado. La búsqueda modular proporciona una buena idea de dónde está el origen de la falla y requiere de menor tiempo de simulación, por lo que se decidió implementar este algoritmo como la solución para el proyecto. Las pruebas realizadas a la solución implementada y a los algoritmos que la conforman son explicadas y analizadas en este documento. Los resultados obtenidos son satisfactorios tanto en tiempo de ejecución como en la localización de las divergencias en los modelos. ____________________________________________________________________________ Abstract: Fault grading is the process of evaluating or grading a series of tests according to their effectiveness in detecting manufacturing defects. The main purpose of the fault grading is to measure and improve the quality of the test during. Logic verification is part of what is called Fault grading process and consists in the execution of all the tests from the test suite in the logic model and the comparison with the results of prior simulations, like VHDL simulator. When a mismatch is found during the comparison process, it becomes necessary to isolate the error in the model. Once finished the logic verification of the model, starts the fault simulation, which means that any delay during the logic verification entails a delay during the functional test writing. The logic verification is a process that takes long time, from hours to weeks, mainly for the complexity of the integrated circuits under test. This project aims at accelerating the tracking and tracing of the logical faults found in synthesized models of integrated circuits. In the solution of the project two algorithms are considered: the traceback that tracks a mismatch from gate to gate to the source and the modular search that isolates a mismatch in the smaller module defined in the synthesized model. The modular search provides a good idea of where is the origin of the failure and requires less simulation time and thus it became the chosen solution. The tests performed on the solution implemented and the algorithms that form are explained and discussed in this paper, the results are satisfactory both in runtime as in the location of mismatches in the models.