En este documento se alude al problema de dimensionamiento de circuitos MCML (MOS Current Mode Logic). Se introduce el Frente de Pareto como una herramienta de análisis útil para explorar el espacio de diseño de las distintas compuertas que conforman nuestra biblioteca básica MCML. Un algoritmo genético (GA) es implementado para detectar automáticamente este frente, en un proceso que busca eficientemente las parametrizaciones óptimas del diseño y sus correspondientes valores en un espacio de aptitudes. Las mediciones del consumo de potencia, el retardo de propagación y el rango del voltaje de salida se usan como funciones de aptitud, puesto que el problema se trata como una tarea de optimización multiobjetiva. Finalmente, se presentan los resultados de las simulaciones postlayout, usando la tecnología de fabricación AMS 0,35 μm. In this paper, the problem of sizing MOS Current Mode Logic (MCML) circuits is addressed. The Pareto front is introduced as a useful analysis tool to explore the design space of each gate that is part of our MCML basic library. A genetic algorithm (GA) is employed to automatically detect this front in a process that efficiently finds optimal parameterizations and their corresponding values in an aggregate fitness space. Measures of the power consumption, propagation delay and output voltage swing are used as fitness functions, since the problem is treated as a multi-objective optimization task. Finally, the results of postlayout simulations, using the AMS 0.35 μm technology are presented.