Diseño e implementación de hardware para optimizar la Unidad Aritmética de Coma Flotante de un procesador de aplicación específíca
| dc.contributor.advisor | Chacón-Rodríguez, Alonso | es |
| dc.contributor.author | López-Montero, Francis Alexander | |
| dc.date.accessioned | 2017-05-08T19:00:42Z | |
| dc.date.available | 2017-05-08T19:00:42Z | |
| dc.date.issued | 2016 | |
| dc.identifier.uri | https://hdl.handle.net/2238/7064 | |
| dc.description | Proyecto de Graduación (Licenciatura en Ingeniería Electrónica) Instituto Tecnológico de Costa Rica. Escuela de Ingeniería Electrónica, 2016. | es |
| dc.description.abstract | Este documento trata sobre la optimizaci on operacional de una Unidad Aritm etica de Coma Flotante (FPU) para arquitecturas de 32 y 64 bits seg un el est andar IEEE 754 y con tres operaciones b asicas: Suma, Resta y Multiplicaci on. En ella se implementan unidades de hardware encontradas en la literatura (desplazador de barril, detector de ceros precedentes, y multiplicador de Karatsuba) con el n de optimizar el tiempo de operaci on y los recursos l ogicos requeridos. La unidad es veri cada sobre una FPGA. | es |
| dc.language.iso | spa | es |
| dc.publisher | Instituto Tecnológico de Costa Rica | es |
| dc.rights | acceso abierto | es |
| dc.rights.uri | https://creativecommons.org/licenses/by-nc-sa/4.0/ | * |
| dc.subject | Sistemas lógicos | es |
| dc.subject | Hardware | es |
| dc.subject | Punto de equilibrio | es |
| dc.subject | Arquitectura | es |
| dc.subject | Aritmética | es |
| dc.subject | Research Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics::Electrical engineering | es |
| dc.title | Diseño e implementación de hardware para optimizar la Unidad Aritmética de Coma Flotante de un procesador de aplicación específíca | es |
| dc.type | proyecto fin de carrera | es |
Files in this item
This item appears in the following Collection(s)
Except where otherwise noted, this item's license is described as acceso abierto