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dc.contributor.advisorChacón-Rodríguez, Alonsoes
dc.contributor.authorLópez-Montero, Francis Alexander
dc.date.accessioned2017-05-08T19:00:42Z
dc.date.available2017-05-08T19:00:42Z
dc.date.issued2016
dc.identifier.urihttp://hdl.handle.net/2238/7064
dc.descriptionProyecto de Graduación (Licenciatura en Ingeniería en Electrónica) Instituto Tecnológico de Costa Rica, Escuela de Ingeniería en Electrónica, 2016es
dc.description.abstractEste documento trata sobre la optimizaci on operacional de una Unidad Aritm etica de Coma Flotante (FPU) para arquitecturas de 32 y 64 bits seg un el est andar IEEE 754 y con tres operaciones b asicas: Suma, Resta y Multiplicaci on. En ella se implementan unidades de hardware encontradas en la literatura (desplazador de barril, detector de ceros precedentes, y multiplicador de Karatsuba) con el n de optimizar el tiempo de operaci on y los recursos l ogicos requeridos. La unidad es veri cada sobre una FPGA.es
dc.language.isospaes
dc.publisherInstituto Tecnológico de Costa Ricaes
dc.rightsAttribution-NonCommercial-ShareAlike 4.0 International*
dc.rights.urihttp://creativecommons.org/licenses/by-nc-sa/4.0/*
dc.subjectSistemas lógicoses
dc.subjectHardwarees
dc.subjectPunto de equilibrioes
dc.subjectArquitecturaes
dc.subjectAritméticaes
dc.subjectResearch Subject Categories::TECHNOLOGY::Electrical engineering, electronics and photonics::Electrical engineeringes
dc.titleDiseño e implementación de hardware para optimizar la Unidad Aritmética de Coma Flotante de un procesador de aplicación específícaes
dc.typelicentiateThesises


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