Design of Elastic Buffers for USB Transceivers in a 180-nm CMOS process

Abstract

In this work, the design and implementation of elastic buffers at pre-silicon level are addressed. The buffers are designed to be part of USB 2.0 and 3.0 transceivers. Based on a register-transfer level (RTL) description in Verilog and a digital design framework implemented in Synopsys, the design implementation and synthesis are performed using a XFAB 180-nm CMOS process design kit. A high-level simulation framework for USB transceivers was also developed, which allows the incorporation of the building blocks of transmitters and receivers at different abstraction levels, as well as different channel models in terms of S-Parameters. Strategies for high-speed design, such as clock equalization, were applied to complete the design. Although the designs could be successfully characterized and simulated, only the 2.0 version could reach the specified speed. The 3.0 version can work up to a frequency of 3.8 GHz, but cannot reach the required speed due to process limitations.

En este trabajo se aborda el diseño y la implementación de buffers elásticos a nivel de presilicio. Los buffers se diseñan para formar parte de transceptores USB 2.0 y 3.0. A partir de una descripción a nivel de transferencia de registros (RTL) en Verilog y un entorno de diseño digital implementado en Synopsys, se realiza la implementación del diseño y la síntesis utilizando un kit de diseño en proceso XFAB de 180 nm CMOS. También se desarrolló un entorno de simulación de alto nivel para transceptores USB, que permite incorporar los bloques construidos de transmisores y receptores a diferentes niveles de abstracción, así como diferentes modelos de canal en términos de parámetros S. Para completar el diseño se aplicaron estrategias de diseño de alta velocidad, como la ecualización del reloj. Aunque los diseños pudieron caracterizarse y simularse con éxito, sólo la versión 2.0 pudo alcanzar la velocidad especificada. La versión 3.0 puede trabajar hasta una frecuencia de 3.8 GHz, pero no puede alcanzar la velocidad requerida debido a las limitaciones del proceso.