Diseño e implementación de hardware para optimizar la Unidad Aritmética de Coma Flotante de un procesador de aplicación específíca

Abstract

Este documento trata sobre la optimizaci on operacional de una Unidad Aritm etica de Coma Flotante (FPU) para arquitecturas de 32 y 64 bits seg un el est andar IEEE 754 y con tres operaciones b asicas: Suma, Resta y Multiplicaci on. En ella se implementan unidades de hardware encontradas en la literatura (desplazador de barril, detector de ceros precedentes, y multiplicador de Karatsuba) con el n de optimizar el tiempo de operaci on y los recursos l ogicos requeridos. La unidad es veri cada sobre una FPGA.