Diseño de un ambiente de verificación usando UVM para un módulo de interconexión basado en el protocolo de comunicación AMBA AXI desarrollado en SystemVerilog

Abstract

En el laboratorio de Computación de Alto Rendimiento (HPC) de la Escuela de Ingeniería Electrónica del Instituto Tecnológico de Costa Rica (TEC), se está desarrollando un proyecto de diseño que incluye la implementación de un módulo de interconexión basado en el protocolo de comunicación AMBA AXI, utilizando el lenguaje de descripción de hardware SystemVerilog. Como parte fundamental del proyecto, es imprescindible diseñar una serie de pruebas que validen el correcto funcionamiento de las características del módulo. Para el desarrollo de dichas pruebas, se implementó un ambiente de verificación en UVM que envía estímulos al módulo y recibe las respuestas correspondientes para evaluar su comportamiento. Los resultados obtenidos se comparan con una referencia que simula el mismo comportamiento del bloque, permitiendo así detectar errores presentes en el módulo. El ambiente de verificación se desarrolló utilizando el paquete de clases de UVM, el cual estandariza el proceso de verificación de módulos siguiendo una estructura jerárquica y la estructura del ambiente, las pruebas y los resultados serán abarcados posteriormente en el presente documento.In the High-Performance Computing (HPC) laboratory of the School of Electronic Engineering at the Costa Rica Institute of Technology (TEC), a design project is being developed, which includes the implementation of an interconnection module based on the AMBA AXI communication protocol, using the SystemVerilog hardware description language. As a fundamental part of the project, it is essential to design a series of tests to validate the correct functionality of the module's features. For the development of these tests, a UVM-based verification environment was implemented, which sends stimuli to the module and receives the corresponding responses to evaluate its behavior. The results obtained are compared to a reference that simulates the same behavior of the block, thereby detecting potential errors in the module. The verification environment was developed using the UVM class library, which standardizes the module verification process following a hierarchical structure. The structure of the environment, the tests, and the results will be addressed later in this document.